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Begründung: Vollprogramm --Crazy1880 11:24, 6. Jun. 2009 (CEST)

Der PowerPC e200 ist ein 32-Bit-RISC-Prozessorkern aus der PowerPC-Familie. Er wurde von Freescale hauptsächlich für automobile und industrielle Systeme konzipiert.[1] Bei dem PowerPC e200 handelt es sich um einen SoC mit einer Geschwindigkeit von bis zu 600 MHz. Er eignet sich deshalb für embedded Anwendungen.[2]

Der e200 ist von der MPC5xx Familie abgeleitet und verwendet die Power ISA v.2.03 und die ältere Book E Spezifikationen. Die e200 SoCs folgen dem MPC55xx und MPC56xx/JPC56x Namensschema.[2]

Ab April 2007 öffnete Freescale und IPextreme das Design des e200 für Lizenzierungszwecke und Fertigungen durch andere Unternehmen.[3]

Freescale und die Continental AG entwickeln einen Triple-Core e200 für elektronisch unterstützte Bremssysteme in Automobilen.[4]

KerneBearbeiten

Die e200 Familie besteht aus sechs verschiedenen Kernen, beginnend bei sehr einfachen bis hin zu hochkomplexen Kernen für spezielle Anwendungen.

e200z0Bearbeiten

Der e200z0 ist die einfachste Variante des e200 Kerns. Er verfügt über einer 4-stufige nicht-superskalare Befehls-Pipeline, die Instruktionen linear (In-Order-Ausführung) abarbeitet. Es ist keine MMU oder FPU vorhanden. Der e200z0 nutzt die VLE Spezifikation (16 Bit Version der 32 Bit Book E Spezifikation) und erreicht dadurch eine bis zu 30 % höhere Codedichte. Als Bus kommt ein einkanaliger AMBA Bus zur Anwendung.[5]

e200z1Bearbeiten

Der e200z1 verfügt über einer 4-stufige nicht-superskalare Befehls-Pipeline mit einer Einheit für Sprungvorhersagen (branch prediction) und eine 8-Entry MMU. Eine FPU ist nicht vorhanden. Der e200z1 kann alle 32 Bit Power ISA und VLE Befehle verarbeiten und benutzt einen zweikanaligen 32 Bit AMBA Bus.[6]

e200z3Bearbeiten

Der e200z3 ist ein e200z1 Kern erweitert um eine 16-Entry MMU und einer SIMD fähigen FPU. Er kann ebenfalls alle Befehle der Power ISA und VLE Spezifikation nutzen verfügt aber im Gegensatz zum e200z1 einen zweikanaligen 64 Bit AMBA Bus.[7]

e200z4Bearbeiten

Der e200z4 verfügt über eine 5-stufige 2-fach superskalare Befehls-Pipeline mit einer Einheit für Sprungvorhersagen (branch prediction), eine 32-Entry MMU, eine SIMD fähige FPU und einen vereinten 16 KiB großen L1-Cache (Von-Neumann-Architektur). Er nutzt wie sein Vorgänger alle Befehle der Power ISA und der VLE Spezifikation und ist auch über einen zweikanaligen AMBA Bus angebunden.[8]

e200z6Bearbeiten

Der e200z6 verfügt über einen 7-stufige nicht-superskalare Befehls-Pipeline mit einer Einheit für Sprungvorhersagen (branch prediction), eine 32-Entry MMU, eine SIMD fähige FPU und einen vereinten 32 KiB großen L1-Cache. Er nutzt wie sein Vorgänger alle Befehle der Power ISA und der VLE Spezifikation und ist auch über einen zweikanaligen AMBA Bus angebunden.

e200z7Bearbeiten

Der e200z7 verfügt über einen 10-stufige 2-fach superskalare Befehls-Pipeline mit einer Einheit für Sprungvorhersagen (branch prediction), eine 32-Entry MMU, eine SIMD fähige FPU und einen vereinten 32 KiB großen L1-Cache. Genau wie sein Vorgänger nutzt er alle Befehle der Power ISA und der VLE Spezifikation und ist ebenfalls über einen zweikanaligen AMBA Bus angebunden.

Siehe auchBearbeiten

WeblinksBearbeiten

EinzelnachweiseBearbeiten

  1. Freescale’s e200 Core FamilyBuilt on Power Architecture™ Technology. S. 2, abgerufen am 28. April 2019 (englisch).
  2. a b MPC5500 Family. Abgerufen am 28. April 2019 (englisch).
  3. Freescale: News Release (Memento vom 24. Oktober 2007 im Internet Archive)
  4. Freescale and Continental Collaborate on Multi-Core 32-bit Microcontroller for Electronic Braking Systems. 16. November 2007, abgerufen am 28. April 2019 (englisch).
  5. e200z0 Power Architecture™Core Reference Manual. Abgerufen am 28. April 2019 (englisch).
  6. e200z1 Power Architecture™Core Reference Manual. Abgerufen am 28. April 2019 (englisch).
  7. e200z3 Power Architecture™Core Reference Manual. Abgerufen am 28. April 2019 (englisch).
  8. e200z4 Power Architecture™Core Reference Manual. Abgerufen am 28. April 2019 (englisch).