VIA C3
Der VIA C3 (früher VIA Cyrix III genannt) ist ein x86-Prozessor für den Sockel 370 von VIA Technologies. Entwickelt wurden die CPUs von Centaur Technology, einem Tochterunternehmen von VIA Technologies. Die C3-Serie ist der Nachfolger der WinChip-CPUs von IDT. Centaur-CPUs werden mit dem Augenmerk auf möglichst günstige Produktionskosten entwickelt. Um dies zu ermöglichen, ist es notwendig, die Die-Fläche möglichst klein zu halten. Dies hatte zwangsläufig zur Folge, dass die Architektur sehr einfach gehalten werden musste. Die C3-CPUs waren deshalb keine Performance-Wunder, glänzten aber durch einen sehr niedrigen Stromverbrauch und geringe Wärmeentwicklung sowie durch kaum vorhandene Bugs. Die CPU-Kerne kommen außerdem teilweise in der Eden-Serie in den Modellen Eden ESP und Eden-N zum Einsatz.
| VIA C3 | |
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| Produktion: | seit 2001 |
| Produzent: | TSMC |
| Prozessortakt: | 700 MHz bis 1,2 GHz |
| FSB-Takt: | 100 MHz bis 133 MHz |
| L2-Cachegröße: | 64 KB |
| Befehlssatz: | x86 |
| Mikroarchitektur: | RISC |
| Sockel: | Sockel 370 |
Namen der Prozessorkerne:
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Modelle Bearbeiten
Samuel 2 (C5B) Bearbeiten
Bereits Mitte 2000 wurde der Centaur Samuel (C5A) als VIA Cyrix III auf den Markt gebracht und Anfang 2001 folgte dann mit dem Samuel 2 die nun VIA C3 genannte Variante mit einem on-Die L2-Cache von 64 KB. Dieser zusätzliche Cache wurde möglich, da man die Strukturgröße durch einen Shrink auf 0,15 µm senken konnte.
Ezra (C5C) Bearbeiten
Der Ezra ist nichts weiter als ein weiterer Shrink des Samuel / Samuel 2 auf nun 0,13 µm. Der Ezra war die erste CPU, die in Massenproduktion in 0,13 µm gefertigt wurde. Diesmal wurde die kleinere Die-Fläche aber nicht genutzt, um den Cache zu erweitern.
Ezra-T (C5N) Bearbeiten
Ezra-T ist nur eine modifizierte Version des Ezra und ermöglichte die Nutzung des durch Intel für den Tualatin veränderten Busprotokolls und ist nur als Kompatiblitätsmaßnahme zu sehen. Der Ezra wurde komplett durch den Ezra-T ersetzt.
Nehemiah (C5XL) Bearbeiten
Als erste nennenswerte Überarbeitung kam Anfang 2003 der Nehemiah auf den Markt. Centaur steigerte bei dieser CPU die Geschwindigkeit der FPU drastisch und machte sie damit konkurrenzfähiger. Außerdem wurde 3DNow! durch SSE, das durch Software besser unterstützt wird, ersetzt. Centaur hat die CPU komplett überarbeitet, so dass endlich 100 % Binärkompatibilität zum Intel Pentium Pro und damit auch zum Pentium II, Pentium III und Pentium 4 erreicht werden konnte. Vorher war es nötig, Software für C3-CPUs für Pentium-Architektur zu kompilieren, da der C3 die mit dem i686-Standard eingeführte Familie der cmov-Instruktionen nicht beherrschte. cmov (conditional move, dient zur Vermeidung von Sprüngen) war zwar die vielleicht wichtigste Neuerung im i686-Standard, war aber dennoch ein optionaler Teil der i686-Spezifikation. Rein formal war der C3 daher i686-kompatibel. In der Praxis unterschied allerdings kein Compiler zwischen „i686 mit cmov“ und „i686 ohne cmov“, so dass für i686 kompilierte Programme auf dem C3 nicht liefen.
Als Besonderheit baute Centaur außerdem einen Hardware-Random-Number-Generator (RNG) ein, also einen Zufallszahlen-Generator, der für Krypto-Anwendungen sehr nützlich ist. Aufgrund dieser umfangreichen Änderungen (auch wenn man von keiner neuen Architektur sprechen kann), wurde im Vorfeld davon ausgegangen, dass der Nehemiah nicht als C3, sondern als C4 auf den Markt kommen würde.
Nehemiah+ (C5P) Bearbeiten
Der Nehemiah+ ist in alter Tradition nur ein überarbeiteter Nehemiah, in den noch erweiterte Verschlüsselungstechniken eingebaut wurden. Außerdem wird er als Prozessorkern in VIA-CoreFusion-Plattform eingesetzt.
Modelldaten Bearbeiten
Samuel Bearbeiten
- Codename: C5A
Siehe Artikel VIA Cyrix III
Samuel 2 Bearbeiten
- Codename: C5B
- L1-Cache: 64 + 64 KB (Daten + Instruktionen)
- L2-Cache: 64 KB mit Prozessortakt
- MMX, 3DNow!, LongHaul!
- Sockel 370, GTL+ mit 100 und 133 MHz Front Side Bus
- Betriebsspannung (VCore): 1,60 V
- Leistungsaufnahme (TDP): ca. 6 W
- Erscheinungsdatum: März 2001
- Fertigungstechnik: 0,15 µm bei TSMC
- Die-Größe: 52 mm² bei 15,2 Millionen Transistoren
- Taktraten:700 bis 800 MHz
Ezra Bearbeiten
- Codename: C5C
- L1-Cache: 64 + 64 KB (Daten + Instruktionen)
- L2-Cache: 64 KB mit Prozessortakt
- MMX, 3DNow!, PowerSaver 3.0
- Sockel 370, GTL+ mit 100 und 133 MHz Front Side Bus
- Betriebsspannung (VCore): 1,35 V
- Leistungsaufnahme (TDP): ca. 6 W
- Erscheinungsdatum: Juni 2001
- Fertigungstechnik: 0,13 µm bei TSMC
- Die-Größe: 52 mm² bei 15,4 Millionen Transistoren
- Taktraten: 800, 866 und 933 MHz
Ezra-T Bearbeiten
- Codename: C5N
- L1-Cache: 64 + 64 KB (Daten + Instruktionen)
- L2-Cache: 64 KB mit Prozessortakt
- MMX, 3DNow!, PowerSaver 3.0
- Sockel 370, AGTL+ mit 100 und 133 MHz Front Side Bus
- Betriebsspannung (VCore): 1,35 V bis 1,45 V
- Leistungsaufnahme (TDP): ca. 12 W
- Erscheinungsdatum:
- Fertigungstechnik: 0,13 µm bei TSMC
- Die-Größe: 56 mm² bei 15,5 Millionen Transistoren
- Taktraten: 800, 866, 933 und 1000 MHz
Nehemiah Bearbeiten
- Codename: C5XL
- L1-Cache: 64 + 64 KB (Daten + Instruktionen)
- L2-Cache: 64 KB mit Prozessortakt
- MMX, SSE, PowerSaver 3.0, PadLock-Engine (1× RNG)
- Sockel 370, AGTL+ mit 100 und 133 MHz Front Side Bus
- Betriebsspannung (VCore): 1,40 V
- Leistungsaufnahme (TDP): 15 W bis 18 W
- Erscheinungsdatum: 22. Januar 2003
- Fertigungstechnik: 0,13 µm bei TSMC
- Die-Größe: 52 mm² bei 20,5 Millionen Transistoren
- Taktraten: 1.000, 1.066, 1.133 und 1.200 MHz
Nehemiah+ Bearbeiten
- Codename: C5P
- L1-Cache: 64 + 64 KB (Daten + Instruktionen)
- L2-Cache: 64 KB mit Prozessortakt
- MMX, SSE, PowerSaver 3.0, PadLock-Engine (2× RNG, 1× ACE), SMP
- Sockel 370, AGTL+ mit 100 und 133 MHz Front Side Bus
- Betriebsspannung (VCore): 1,25 V
- Leistungsaufnahme (TDP): 12 W bis 15 W
- Erscheinungsdatum:
- Fertigungstechnik: 0,13 µm bei TSMC
- Die-Größe: 47 mm² bei 20,4 Millionen Transistoren
- Taktraten: 1.000, 1.133 und 1.200 MHz